Commit 153da489 authored by Chanho Park's avatar Chanho Park Committed by Krzysztof Kozlowski
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dt-bindings: clock: exynosautov9: add fys0 clock definitions 



Add fsys0(for PCIe) clock definitions.

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parent b6740089

include/dt-bindings/clock/samsung,exynosautov9.h

+43 −0
Original line number Original line Diff line number Diff line
@@ -185,6 +185,49 @@ 




#define CORE_NR_CLK			6

#define CORE_NR_CLK			6





/* CMU_FSYS0 */

#define CLK_MOUT_FSYS0_BUS_USER		1

#define CLK_MOUT_FSYS0_PCIE_USER	2

#define CLK_GOUT_FSYS0_BUS_PCLK		3



#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X1_REFCLK		4

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X2_REFCLK		5

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X1_DBI_ACLK	6

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X1_MSTR_ACLK	7

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X1_SLV_ACLK	8

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X2_DBI_ACLK	9

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X2_MSTR_ACLK	10

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X2_SLV_ACLK	11

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L0_X2_PIPE_CLK	12

#define CLK_GOUT_FSYS0_PCIE_GEN3A_2L0_CLK		13

#define CLK_GOUT_FSYS0_PCIE_GEN3B_2L0_CLK		14



#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X1_REFCLK		15

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X2_REFCLK		16

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X1_DBI_ACLK	17

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X1_MSTR_ACLK	18

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X1_SLV_ACLK	19

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X2_DBI_ACLK	20

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X2_MSTR_ACLK	21

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X2_SLV_ACLK	22

#define CLK_GOUT_FSYS0_PCIE_GEN3_2L1_X2_PIPE_CLK	23

#define CLK_GOUT_FSYS0_PCIE_GEN3A_2L1_CLK		24

#define CLK_GOUT_FSYS0_PCIE_GEN3B_2L1_CLK		25



#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X2_REFCLK		26

#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X4_REFCLK		27

#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X2_DBI_ACLK		28

#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X2_MSTR_ACLK	29

#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X2_SLV_ACLK		30

#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X4_DBI_ACLK		31

#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X4_MSTR_ACLK	32

#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X4_SLV_ACLK		33

#define CLK_GOUT_FSYS0_PCIE_GEN3_4L_X4_PIPE_CLK		34

#define CLK_GOUT_FSYS0_PCIE_GEN3A_4L_CLK		35

#define CLK_GOUT_FSYS0_PCIE_GEN3B_4L_CLK		36



#define FSYS0_NR_CLK			37



/* CMU_FSYS2 */

/* CMU_FSYS2 */

#define CLK_MOUT_FSYS2_BUS_USER		1

#define CLK_MOUT_FSYS2_BUS_USER		1

#define CLK_MOUT_FSYS2_UFS_EMBD_USER	2

#define CLK_MOUT_FSYS2_UFS_EMBD_USER	2