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target/arm: Convert Neon VSRA, VSRI, VRSHR, VRSRA 2-reg-shift insns to decodetree 



Convert the VSRA, VSRI, VRSHR, VRSRA 2-reg-shift insns to decodetree.
(These are the last instructions in the group that are vectorized;
the rest all require looping over each element.)

Signed-off-by: default avatarPeter Maydell <peter.maydell@linaro.org>
Reviewed-by: default avatarRichard Henderson <richard.henderson@linaro.org>
Message-id: 20200522145520.6778-4-peter.maydell@linaro.org
parent 66432d6b

target/arm/neon-dp.decode

+35 −0
Original line number Diff line number Diff line
@@ -242,6 +242,41 @@ VSHR_U_2sh 1111 001 1 1 . ...... .... 0000 . . . 1 .... @2reg_shr_s 
VSHR_U_2sh       1111 001 1 1 . ...... .... 0000 . . . 1 .... @2reg_shr_h

VSHR_U_2sh       1111 001 1 1 . ...... .... 0000 . . . 1 .... @2reg_shr_b



VSRA_S_2sh       1111 001 0 1 . ...... .... 0001 . . . 1 .... @2reg_shr_d

VSRA_S_2sh       1111 001 0 1 . ...... .... 0001 . . . 1 .... @2reg_shr_s

VSRA_S_2sh       1111 001 0 1 . ...... .... 0001 . . . 1 .... @2reg_shr_h

VSRA_S_2sh       1111 001 0 1 . ...... .... 0001 . . . 1 .... @2reg_shr_b



VSRA_U_2sh       1111 001 1 1 . ...... .... 0001 . . . 1 .... @2reg_shr_d

VSRA_U_2sh       1111 001 1 1 . ...... .... 0001 . . . 1 .... @2reg_shr_s

VSRA_U_2sh       1111 001 1 1 . ...... .... 0001 . . . 1 .... @2reg_shr_h

VSRA_U_2sh       1111 001 1 1 . ...... .... 0001 . . . 1 .... @2reg_shr_b



VRSHR_S_2sh      1111 001 0 1 . ...... .... 0010 . . . 1 .... @2reg_shr_d

VRSHR_S_2sh      1111 001 0 1 . ...... .... 0010 . . . 1 .... @2reg_shr_s

VRSHR_S_2sh      1111 001 0 1 . ...... .... 0010 . . . 1 .... @2reg_shr_h

VRSHR_S_2sh      1111 001 0 1 . ...... .... 0010 . . . 1 .... @2reg_shr_b



VRSHR_U_2sh      1111 001 1 1 . ...... .... 0010 . . . 1 .... @2reg_shr_d

VRSHR_U_2sh      1111 001 1 1 . ...... .... 0010 . . . 1 .... @2reg_shr_s

VRSHR_U_2sh      1111 001 1 1 . ...... .... 0010 . . . 1 .... @2reg_shr_h

VRSHR_U_2sh      1111 001 1 1 . ...... .... 0010 . . . 1 .... @2reg_shr_b



VRSRA_S_2sh      1111 001 0 1 . ...... .... 0011 . . . 1 .... @2reg_shr_d

VRSRA_S_2sh      1111 001 0 1 . ...... .... 0011 . . . 1 .... @2reg_shr_s

VRSRA_S_2sh      1111 001 0 1 . ...... .... 0011 . . . 1 .... @2reg_shr_h

VRSRA_S_2sh      1111 001 0 1 . ...... .... 0011 . . . 1 .... @2reg_shr_b



VRSRA_U_2sh      1111 001 1 1 . ...... .... 0011 . . . 1 .... @2reg_shr_d

VRSRA_U_2sh      1111 001 1 1 . ...... .... 0011 . . . 1 .... @2reg_shr_s

VRSRA_U_2sh      1111 001 1 1 . ...... .... 0011 . . . 1 .... @2reg_shr_h

VRSRA_U_2sh      1111 001 1 1 . ...... .... 0011 . . . 1 .... @2reg_shr_b



VSRI_2sh         1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_d

VSRI_2sh         1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_s

VSRI_2sh         1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_h

VSRI_2sh         1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_b



VSHL_2sh         1111 001 0 1 . ...... .... 0101 . . . 1 .... @2reg_shl_d

VSHL_2sh         1111 001 0 1 . ...... .... 0101 . . . 1 .... @2reg_shl_s

VSHL_2sh         1111 001 0 1 . ...... .... 0101 . . . 1 .... @2reg_shl_h

target/arm/translate-neon.inc.c

+7 −0
Original line number Diff line number Diff line
@@ -1258,6 +1258,13 @@ static bool do_vector_2sh(DisasContext *s, arg_2reg_shift *a, GVecGen2iFn *fn) 


DO_2SH(VSHL, tcg_gen_gvec_shli)

DO_2SH(VSLI, gen_gvec_sli)

DO_2SH(VSRI, gen_gvec_sri)

DO_2SH(VSRA_S, gen_gvec_ssra)

DO_2SH(VSRA_U, gen_gvec_usra)

DO_2SH(VRSHR_S, gen_gvec_srshr)

DO_2SH(VRSHR_U, gen_gvec_urshr)

DO_2SH(VRSRA_S, gen_gvec_srsra)

DO_2SH(VRSRA_U, gen_gvec_ursra)



static bool trans_VSHR_S_2sh(DisasContext *s, arg_2reg_shift *a)

{

target/arm/translate.c

+4 −48
Original line number Diff line number Diff line
@@ -5297,6 +5297,10 @@ static int disas_neon_data_insn(DisasContext *s, uint32_t insn) 


            switch (op) {

            case 0: /* VSHR */

            case 1: /* VSRA */

            case 2: /* VRSHR */

            case 3: /* VRSRA */

            case 4: /* VSRI */

            case 5: /* VSHL, VSLI */

                return 1; /* handled by decodetree */

            default:
@@ -5330,54 +5334,6 @@ static int disas_neon_data_insn(DisasContext *s, uint32_t insn) 
                    shift = shift - (1 << (size + 3));

                }



                switch (op) {

                case 1:  /* VSRA */

                    /* Right shift comes here negative.  */

                    shift = -shift;

                    if (u) {

                        gen_gvec_usra(size, rd_ofs, rm_ofs, shift,

                                      vec_size, vec_size);

                    } else {

                        gen_gvec_ssra(size, rd_ofs, rm_ofs, shift,

                                      vec_size, vec_size);

                    }

                    return 0;



                case 2: /* VRSHR */

                    /* Right shift comes here negative.  */

                    shift = -shift;

                    if (u) {

                        gen_gvec_urshr(size, rd_ofs, rm_ofs, shift,

                                       vec_size, vec_size);

                    } else {

                        gen_gvec_srshr(size, rd_ofs, rm_ofs, shift,

                                       vec_size, vec_size);

                    }

                    return 0;



                case 3: /* VRSRA */

                    /* Right shift comes here negative.  */

                    shift = -shift;

                    if (u) {

                        gen_gvec_ursra(size, rd_ofs, rm_ofs, shift,

                                       vec_size, vec_size);

                    } else {

                        gen_gvec_srsra(size, rd_ofs, rm_ofs, shift,

                                       vec_size, vec_size);

                    }

                    return 0;



                case 4: /* VSRI */

                    if (!u) {

                        return 1;

                    }

                    /* Right shift comes here negative.  */

                    shift = -shift;

                    gen_gvec_sri(size, rd_ofs, rm_ofs, shift,

                                 vec_size, vec_size);

                    return 0;

                }



                if (size == 3) {

                    count = q + 1;

                } else {